Session TimeTable | SNUG Japan 2025

ご希望のセッションを選択し、画面下の個人情報入力画面へ進むボタンへお進みください。

【選択キーワード】
AI
オートモーティブ
チップレット設計
ユーザー事例
パネル/トークセッション
キーノート
シノプシス技術セッション

	Digital Design	Hardware-Assisted Verification	Custom Design & AMS	Verification	Optical IP	TCAD
		Test
		System

横にスクロールして
ご覧ください

同時通訳　サテライト会場

	Digital Design	Hardware-Assisted Verification	Custom Design & AMS	Verification	Optical IP	TCAD
		Test
		System

8:15 \| 9:00	受付　ぜひお早めにご来場ください 8:15-8:45 コンチネンタル・ブレックファーストをご用意してお待ち申し上げております。
9:00 \| 9:55	ご挨拶　日本シノプシス合同会社　社長河原井智之
9:00 \| 9:55	SP-1　キーノート Re-engineering engineering in the era of pervasive intelligence Synopsys, Inc. Product Management and Markets Group, Chief Product Management Officer Ravi Subramanian 申し込む詳細 9:00-9:55 SP-1 日本語同時通訳 Re-engineering engineering in the era of pervasive intelligence 拡がりゆく知の世界の急速な発展と、人々の生活を向上させる驚異的な技術進歩について講演します。こうしたインテリジェント・システムと、それを支えるAI向け半導体の開発は、途方もない課題です。システム設計者、エンジニア、ファウンドリ、そしてOEMは、かつてないほど加速している複雑性とイノベーション・スピードの中で、チップレット・ベースのSoC開発など、新たな境地を切り開いています。これらの課題に対処するには、開発ワークフロー、設計エンジン、そして基盤となるコンピューティング・インフラを刷新する必要があります。エンジニアリングの未来は、シリコン to システムの包括的なAIベース設計手法のイノベーションにあります。シノプシスは、AIを活用した設計ソリューションのパイオニアであり、このRe-engineering Engineeringの変革の最前線に立ち続けています。AIエージェントの可能性は、人間が構想しAIエージェントと連携して設計するインテリジェント・システムが実現する、より高速で高精度そして高品質な未来を約束します。 Synopsys, Inc. Product Management and Markets Group Chief Product Management Officer Ravi Subramanian 関連するツール / ソリューションキーノート
10:05 \| 11:05	SP-2　パネルディスカッション AIツールの可能性を探る：実績と課題から描く未来像キオクシア株式会社 / 株式会社ソシオネクスト / 東芝デバイス＆ストレージ株式会社 / ルネサスエレクトロニクス株式会社 / 日本シノプシス合同会社申し込む詳細 10:05-11:05 SP-2 パネルディスカッション AIツールの可能性を探る：実績と課題から描く未来像急速に進化する半導体業界において、AIを活用したEDAツールが設計現場にもたらす変革に大きな期待が寄せられています。本パネルディスカッションでは、シノプシスのAI EDAツールを実際に導入されているユーザーの皆様にご登壇いただき、現場での具体的なご活用事例や、導入・運用を通じて得られた成果、そしてAIツール活用にあたり直面した課題や今後へのご期待について、実体験をもとにお話しいただきます。また、シノプシスからは、最新の技術動向や今後の開発の方向性についてご紹介いたします。さらに、本ディスカッションを通じて、AI EDAツールがこれから半導体設計の現場や業界全体にどのような新たな価値をもたらすのか、多角的な視点から議論を深めてまいります。 Generated by AI ＜モデレーター＞日本シノプシス合同会社カスタマーサクセスグループアプリケーション・エンジニア澄川玲維＜パネリスト＞キオクシア株式会社設計技術推進部設計技術第一担当参事蟹江雅人氏株式会社ソシオネクスト開発グループ　メソドロジ開発室エンジニア門田匡史氏株式会社ソシオネクスト開発グループ　メソドロジ開発室エンジニア西村昇氏東芝デバイス＆ストレージ株式会社 IC開発センター設計技術開発部設計技術第三担当マネージャー今井茂夫氏ルネサスエレクトロニクス株式会社 EDA技術開発統括部デジタルバックエンド設計技術部主任技師森山武俊氏日本シノプシス合同会社カスタマーサクセスグループシニア・アプリケーション・エンジニア清水大毅関連するツール / ソリューション AI パネル/トークセッション
11:20 \| 11:55	DD-1 電力を制する者がSDVを制す：SDV時代の車載SoC省電力設計課題と取り組み本田技研工業株式会社ルネサスエレクトロニクス株式会社日本シノプシス合同会社申し込む詳細 11:20-11:55 DD-1 電力を制する者がSDVを制す：SDV時代の車載SoC省電力設計課題と取り組み本田技研工業は、SDV (Software Defined Vehicle) 開発におけるカスタムSoC (System on Chip) の重要性について、電力性能および消費電力要件の観点からお話しします。さらに、早期電力見積を行いながら「ずっと進化」を実現する、自社でのカスタムSoC開発の取り組みについてもご紹介します。ルネサスエレクトロニクスでは、車載SoC開発において消費電力の早期かつ正確な解析に対し、膨大なコストがかかることが開発上の課題になっており、二律背反となる精度と効率を実現する取り組みについてご紹介します。シノプシスからは、セミコンダクタ・ベンダ様とそのお客様をつなぐエンドto エンドのローパワー・ソリューションをご説明します。本田技研工業株式会社デジタルエンジン開発部 SoC開発課チーフエンジニア草刈憲氏ルネサスエレクトロニクス株式会社ハイパフォーマンスコンピューティングプロダクトグループ　日本SoC開発統括部　SoC ベリフィケーション&プリシリコンバリデーション部主任技師阿部義諒氏日本シノプシス合同会社カスタマーサクセスグループシニアスタッフ・アプリケーション・エンジニア増田慎吾関連するツール / ソリューション RTL Architect, PrimePowerRTL オートモーティブユーザー事例	HAV-1 大規模プロセッサ「MONAKA」のArm SystemReady Pre-Silicon検証事例富士通株式会社申し込む詳細 11:20-11:55 HAV-1 大規模プロセッサ「MONAKA」のArm SystemReady Pre-Silicon検証事例大規模プロセッサ開発において、リスピンの発生は工程・費用の両面で大きなインパクトを持ちます。電力効率の高いArmサーバのプロセッサ開発では、システム・アーキテクチャの互換性のみならず、ファームウェアや認証規格への準拠の確認が重要です。OSやハイパーバイザー、搭載されるファームウェアなどを用いた認証テストをPre-Siliconフェーズで行わなければなりません。これを実現するために、シノプシス社のSystemReady検証ソリューションを導入し、大規模システム・シミュレーション環境の上で認証テストを行いました。本セッションではZeBu Server 5を使用した大規模プロセッサ「MONAKA」のArm SystemReady Pre-Silicon検証について、弊社での実施事例をご紹介します。富士通株式会社先端技術開発本部プロセッサ開発統括部マネージャー松井宣幸氏関連するツール / ソリューション ZeBu Server 5 チップレット設計ユーザー事例	CD-1 増加する検証コストをPrimeSim HTとExecManで削減・最適化！　～あったらいいなを実現しました～キオクシア株式会社申し込む詳細 11:20-11:55 CD-1 増加する検証コストをPrimeSim HTとExecManで削減・最適化！　～あったらいいなを実現しました～フラッシュメモリの制御にはアナログ回路を多用しますが、高い性能要求に応えるため頻繁に回路変更が求められます。そのため、AMS (Co-Sim) を含むSPICEシミュレーションを用いて繰り返し検証することによる検証時間の増加が課題となる上に、それらの検証を限られた計算機資源で計画的に実行することも重要ですので、検証プロセス全体の最適化が必要です。そこで今回、Libertyを用いたハイブリッド・シミュレーション技術であるPrimeSim HTを用いて検証時間を短縮した上で、シノプシス社と協力し開発して頂いたExecManユーティリティでPrimeSimのジョブ実行を最適化し、開発チームに割り当てられた計算機資源を有効活用しました。本セッションでは、これらの技術を製品開発に適用し検証プロセスを最適化した事例を、苦労や工夫と共にご紹介します。キオクシア株式会社設計技術推進部設計技術第二担当主務澤田和直氏関連するツール / ソリューション PrimeSim, PrimeSim HT, ExecMan ユーザー事例	V-1 GenAIの活用とEnd-to-End RTLサインオフ高速化：生産性を大幅に向上するスタティック検証の新技術日本シノプシス合同会社申し込む詳細 11:20-11:55 V-1 GenAIの活用とEnd-to-End RTLサインオフ高速化：生産性を大幅に向上するスタティック検証の新技術半導体設計がますます複雑化する中、RTLハンドオフから実装フェーズへのプロセスを改善し、市場投入までの時間を短縮することがこれまで以上に重要となっています。本セッションでは、従来のルールベースのLint/CDCの枠組みを超えた、早期RTLサインオフのベストプラクティスを実現するための手法をご紹介します。これには、合成で削除されるレジスタの早期検出および原因分析を可能とするImplementation Design Check (IDC)、合成段階で発生するCDC問題を予防するCDC-aware synthesis、および自動化された最終段階のNetlist CDC検証が含まれます。さらに、最新のソリューションである生成AIを活用したAgentic Lintフローをご紹介します。日本シノプシス合同会社カスタマーサクセスグループシニア・アプリケーション・エンジニア廣畑和樹関連するツール / ソリューション VC SpyGlass AI シノプシス技術セッション	OPT-1 Co-Package Optics (CPO) の設計および解析手法の最前線日本シノプシス合同会社申し込む詳細 11:20-11:55 OPT-1 Co-Package Optics (CPO) の設計および解析手法の最前線 Co-Packaged Optics (CPO) 技術で光回路と電気回路を1つのパッケージに統合することで、様々なアプリケーションの発展が期待されています。 CPO技術を実用化するためには、光IOとともに熱によるクロストークなどの影響を考慮した対応が必要となります。本セッションでは、新しくシノプシスに加わったAnsysのマルチフィジックス・ソリューションによるCPOの複雑な設計・解析課題への取り組みをご紹介します。日本シノプシス合同会社技術部 / 光学リードアプリケーションエンジニアメンデスマヌエル日本シノプシス合同会社技術部 / 光学アプリケーションエンジニアマネージャー池田賢元関連するツール / ソリューション Ansys Lumerical, Ansys Zemax OpticStudio, Ansys Mechanical, Ansys Icepak, Ansys Redhawk-SC シノプシス技術セッション
12:05 \| 12:40	DD-2 キオクシアのPPA/設計TAT改善に向けた取り組みキオクシア株式会社申し込む詳細 12:05-12:40 DD-2 キオクシアのPPA/設計TAT改善に向けた取り組み昨今のSoC開発では、大規模／高性能化が進んでいるにも関わらず、高いPPAを達成しつつ短期間での開発が求められています。この課題を解決すべく、キオクシアはシノプシス社とタッグを組み、インプリ全般の各種効率化を行っています。最近のチップ開発では、RTL Architectの活用による早期問題の検出、DSO.aiの新機能によるPPA改善及び使用HWリソースの抑制、PrimeClosureによる設計後期のTiming-ECO効率化によるSoC開発の改善を進めています。本発表では、技術導入での課題や対策とその改善効果についてご紹介させていただきます。キオクシア株式会社設計技術推進部　設計技術第一担当参事和田正典氏関連するツール / ソリューション RTL Architect, Fusion Compiler, DSO.ai, PrimeClosure ユーザー事例	HAV-2 HPC/AI 向けアクセラレターでのZeBu評価事例株式会社PEZY Computing 申し込む詳細 12:05-12:40 HAV-2 HPC/AI 向けアクセラレターでのZeBu評価事例弊社では HPC/AI 向けのアクセレーターを開発しています。アクセレーターには非常に多くの演算コアやキャッシュが搭載されており、論理シミュレータやFPGAを用いた、全系での検証やパフォーマンス評価は実施できずにいました。現在開発中の PEZY-SC4S に対してZeBu を導入し、上記の課題を解決でき得るか評価しました。今回、その評価結果や、導入の際に直面した問題についてお話します。株式会社PEZY Computing プロセッサ検証エンジニア石谷太一氏関連するツール / ソリューション ZeBu AI ユーザー事例	CD-2 3か月で実現！Synopsysトータルフローに移行して設計環境を大きく改善浜松ホトニクス株式会社申し込む詳細 12:05-12:40 CD-2 3か月で実現！Synopsysトータルフローに移行して設計環境を大きく改善浜松ホトニクス株式会社固体事業部では、お客様の要求に合わせたフォトダイオード、フォトIC、イメージセンサなどの光半導体素子を設計/製造しています。求められる仕様や納期に応えるためには、最適なプロセス、オプションを選定する必要がありますが、PDKの整備など、設計環境に課題を抱えていました。一方で弊社の製品群は、多品種かつ長期間の供給を特長としています。設計環境の移行を検討するにあたり、蓄積された大量の設計データを、正確に効率良く変換することが、大きな懸念点となっていました。本セッションではシノプシス社の設計環境を導入した背景、初めての経験となる移行作業の手順、サポートチームの皆様の協力体制を交えて、取組みの経緯をご紹介します。浜松ホトニクス株式会社固体事業部固体製品企画本部固体デザインセンター設計２Ｇセクションマネージャ井堀篤氏関連するツール / ソリューション Custom Compiler, PrimeWave, PrimeSim, IC Validator, StarRC, Fusion Compiler ユーザー事例	V-2 ルネサスが挑む大規模多電源設計の電源仕様作成および検証期間短縮のソリューションルネサスエレクトロニクス株式会社申し込む詳細 12:05-12:40 V-2 ルネサスが挑む大規模多電源設計の電源仕様作成および検証期間短縮のソリューション高性能かつ大規模なチップの開発が進む中、消費電力の抑制は重要な課題であり、それに伴い電源仕様は年々複雑になっています。このような背景のもと、UPF (Unified Power Format) の記述も高度になり、特に大規模デザインでは、階層ごとに個別のUPFを用意する必要があるなど、限られた期間でのUPF作成が大きな負担となっています。ルネサスではこの課題に対し、電源仕様と回路情報からUPFを自動生成する仕組みを構築し、その作成期間の大幅な短縮を実現しました。さらに検証工程においても、大規模かつ多電源構成の検証を短TAT・省メモリで効率的に行う手法を確立し、電源仕様の作成から検証まで、設計全体のリードタイムを大幅に削減するソリューションを提供しています。本セッションでは、設計品質と開発スピードの両立を可能にしたこの革新的な手法について、具体的な事例を交えてご紹介します。ルネサスエレクトロニクス株式会社エンジニアリンググループ　EDA技術開発統括部　デジタルバックエンド設計技術部　設計プラットフォーム開発課 Staff EDA Engineer 中西遼太郎氏関連するツール / ソリューション Verdi UPF Architect, VC LP ユーザー事例	OPT-2 Ansys 光学製品と熱・構造・光学連成のSTOP分析事例のご紹介日本シノプシス合同会社申し込む詳細 12:05-12:40 OPT-2 Ansys 光学製品と熱・構造・光学連成のSTOP分析事例のご紹介新たにシノプシスに加わりましたAnsysの光学製品のご紹介と、代表的な事例をご紹介します。Lumerical, Speos, Zemax OpticStudioにより、ナノレベルからシステムまでの光学解析を実現する製品をラインナップしています。事例は構造・熱解析データを含めた光学性能(STOP)分析をご紹介します。多様さが増す現代の光学製品では仮想試作がますます重要になっています。正確なマルチフィジックス・シミュレーションにより、試作コストを削減できます。STOP分析は自動的なワークフローを提供し、過渡的な性能指標や設計変更を抑制しシステム性能を向上させます。日本シノプシス合同会社技術部 / 光学アプリケーションエンジニアマネージャー池田賢元関連するツール / ソリューション Ansys Lumerical, Ansys Speos, Ansys Zemax OpticStudio シノプシス技術セッション	TCAD-1 パワーデバイスの世界市場状況と動向に関する最新情報 Synopsys, Inc. 申し込む詳細 12:05-12:40 TCAD-1 パワーデバイスの世界市場状況と動向に関する最新情報 EVオンボードチャージャー、トラクションインバータ、DC/DCコンバータ、データセンター配電、家電製品、LiDARなど、様々なアプリケーションをターゲットとした高効率パワーエレクトロニクスシステムは、パワーデバイス技術の継続的な進化を牽引しています。本セッションでは、Si、SiC、GaNパワーデバイスの市場成長動向を概観し、市場をリードする主要企業や基板からモジュールまでのバリューチェーン、そして地政学的戦略がサプライチェーンとエコシステムに与える影響について考察します。大口径SiCおよびGaN基板の入手可能性に関する最近の動向を、製造への影響と生産能力の拡大という観点から考察します。最後に、Si MOS、Si IGBT、SiC MOS、GaN HEMT、そして最新の超ワイドバンドギャップパワーデバイスのデバイスアーキテクチャにおける主要動向を概観します。 Synopsys, Inc. カスタマーサクセスグループシニア・ディレクター Ricardo Borges 関連するツール / ソリューション Sentaurus TCAD シノプシス技術セッション
12:40 \| 13:30	ランチタイム〜お弁当をご用意いたします申し込む詳細 12:50-13:20　ランチセッション: 各会場に中継配信いたします。昼食をお召し上がりになりながらご覧ください。 SNUG 新企画次世代の技術者innovator たちが語る、未来の可能性。SNUG アカデミック・コンテスト全国から集まった理工系学生たちが、熱い情熱をもって研究やアイデアを披露します。九州工業大学大学院　生命体工学研究科　人間知能システム工学専攻　田向研究室東京科学大学　総合研究院　ナノセンシング研究ユニット豊橋技術科学大学　電気・電子情報工学系　集積化バイオセンサ・MEMSグループ 12:50-13:20 L-1 ランチタイム次世代の技術者たちが語る、未来の可能性。SNUG アカデミック・コンテスト以下の研究テーマで発表します！ホームサービスロボットへの脳型人工知能の実装を目指したレザバーチップの開発九州工業大学大学院　生命体工学研究科　人間知能システム工学専攻　田向研究室スマートフォンに入る超小型原子時計 (CLIFS) の研究開発東京科学大学　総合研究院　ナノセンシング研究ユニットオンサイトで波長情報と光強度を計測可能な半導体光イメージセンサの開発豊橋技術科学大学　電気・電子情報工学系　集積化バイオセンサ・MEMSグループ ----------------- 15:35- コーヒーブレイクでのポスターセッション、18:25- Meet＆Chat！でのブース展示も実施します。ぜひお立ち寄りください。
13:30 \| 14:05	DD-3 Custom Compiler Co-Designフローを用いたCMOSイメージセンサのカスタム配線実装効率化ソニーセミコンダクタソリューションズ株式会社本セッションは<CD-3>で実施いたします。こちらの会場ではライブ中継をご覧いただけます。申し込む詳細 13:30-14:05 DD-3 ＜CD-3の中継会場＞ CD-3講演はこちらの会場でもご参加いただけます。サテライト会場 Custom Compiler Co-Designフローを用いたCMOSイメージセンサのカスタム配線実装効率化 CMOSイメージセンサのアナログマクロ間配線には、アナログ特性を満たすための厳しい抵抗・容量の制約があります。それら配線は高難度であるため、多くの工数をかけてマニュアル実装せざるを得ないのが実情でした。そこで今回シノプシス社と協業し、過去の配線パターンを分析・分類し、従来のアナログトップから設計思想を変え、Co-Designフローを採用しました。さらにCustom CompilerとFusion Compilerの両機能を活用することで、幾つかの配線パターンを自動実装可能にしました。また自動化の導入によって、より重要度が増した配線品質確認プロセスの一部にも効率化を施しました。職人芸の多いアナログ配線の中にどのような効率化余地があるか、ぜひ一緒に議論させていただければと思います。ソニーセミコンダクタソリューションズ株式会社モバイルシステム事業部バックエンド設計部IPF4課前田哲広氏関連するツール / ソリューション Custom Compiler, Fusion Compiler ユーザー事例	HAV-3 FPGAプロトタイピングを活用した効率的なシステム統合 Synopsys, Inc. 申し込む詳細 13:30-14:05 HAV-3 日本語同時通訳 FPGAプロトタイピングを活用した効率的なシステム統合今日のSoC設計においては、ソフトウェアも含めたシステム統合は大きな課題です。製品の市場投入までの期間の短縮は、すべてのプロバイダにとって最も重要なテーマです。本セッションでは、HAPSシステムとIPKソリューションを活用し、お客様のソフトウェア設計フェーズを短縮するシノプシスのソリューションをご紹介します。 Synopsys, Inc. PMG, HAV System Design R&D Engineering, Director Freddy Lin 関連するツール / ソリューション HAPS, ProtoCompiler, PIC, IPK シノプシス技術セッション	CD-3 Custom Compiler Co-Designフローを用いたCMOSイメージセンサのカスタム配線実装効率化ソニーセミコンダクタソリューションズ株式会社申し込む詳細 13:30-14:05 CD-3 Custom Compiler Co-Designフローを用いたCMOSイメージセンサのカスタム配線実装効率化 CMOSイメージセンサのアナログマクロ間配線には、アナログ特性を満たすための厳しい抵抗・容量の制約があります。それら配線は高難度であるため、多くの工数をかけてマニュアル実装せざるを得ないのが実情でした。そこで今回シノプシス社と協業し、過去の配線パターンを分析・分類し、従来のアナログトップから設計思想を変え、Co-Designフローを採用しました。さらにCustom CompilerとFusion Compilerの両機能を活用することで、幾つかの配線パターンを自動実装可能にしました。また自動化の導入によって、より重要度が増した配線品質確認プロセスの一部にも効率化を施しました。職人芸の多いアナログ配線の中にどのような効率化余地があるか、ぜひ一緒に議論させていただければと思います。ソニーセミコンダクタソリューションズ株式会社モバイルシステム事業部バックエンド設計部IPF4課前田哲広氏関連するツール / ソリューション Custom Compiler, Fusion Compiler ユーザー事例	V-3 若手エンジニアのスキルアップを目指す！「未来リーダーズ育成プロジェクト」三菱電機株式会社日本シノプシス合同会社申し込む詳細 13:30-14:05 V-3 若手エンジニアのスキルアップを目指す！「未来リーダーズ育成プロジェクト」三菱電機では、ASIC/FPGAの設計において、各種検証ツールを活用して設計品質の向上に努めています。このたび、三菱電機とシノプシス社の若手技術者主導による設計改善プロジェクト「未来リーダーズ育成プロジェクト」を立ち上げ、三菱電機の抱える課題をシノプシス社と共に解決するための取り組みを行いました。このプロジェクトは１年間を通じて改善活動を実施するものであり、今回は抽出した課題の中から「検証環境の高速化」を改善目標に設定しました。具体的には、三菱電機で従来使用していたVCSの検証環境を見直し、シミュレーション時間の短縮を実現するために施策を講じています。本セッションでは、これらの活動の経緯や具体的な事例を紹介し、どのように改善が実現できたのかをご紹介します。三菱電機株式会社設計技術開発センター LSI応用技術部デジタル回路機能集約技術一グループ稲田一稀氏若手エンジニアのスキルアップを目指す！「未来リーダーズ育成プロジェクト」「未来リーダーズ育成プロジェクト」は、半導体業界の若者同士のスキルアップを目指す若手エンジニアのみによる設計改善プロジェクトです。今までのやり方にこだわらず、常に最先端のテクニックを駆使して検証作業の効率化を求め、若手同士で切磋琢磨し未来の半導体業界のリーダーになるという意気込みをもって活動しています。日本シノプシスからは当プロジェクトの第一弾として三菱電機様と日本シノプシスのコラボでツール・マイグレーションで行った、お客様の現場実態のヒアリングからソリューション提案、課題解決までのエピソードをご紹介します。また、当社主催の若手エンジニア向け最先端デジタルSoC設計人材育成プログラムPurple Certificationについてもご紹介します。若手エンジニアの皆様もシニアエンジニアの皆様も、是非ご一聴ください。日本シノプシス合同会社カスタマーサクセスグループシニア・アプリケーション・エンジニア Yu Jialiang 関連するツール / ソリューション VCS, Verdi ユーザー事例	IP-1 パネルディスカッションシノプシスIPとEDAツールのさらなるハーモニーへ株式会社ソシオネクストキオクシア株式会社ルネサスエレクトロニクス株式会社日本シノプシス合同会社申し込む詳細 13:30-14:05 IP-1 パネルディスカッションシノプシスIPとEDAツールのさらなるハーモニーへこれまで”One Synopsys”の下でシノプシスが実施してきたIPとEDAツールのシナジーについて、次のステップへ進める必要があります SoCの複雑化に伴い、インターフェイス、プロセッサといったシリコンIPも大規模化や高機能化は避けられず、このようなIPを短期間で効率よく実装するためには、IPとEDAツールの更なる親和性が重要な要素となります。本パネルディスカッションでは、開発現場で求められるIPとEDAツールの連携、業務効率化への期待を踏まえ、今後の展望をシノプシスとユーザーが一緒に考えていきます。＜モデレーター＞株式会社ソシオネクスト開発グループバックエンド開発部プリンシパルエンジニア疋田真大氏＜パネリスト＞キオクシア株式会社設計技術推進部設計技術第一担当主務宮武太一氏株式会社ソシオネクスト開発グループバックエンド開発部エンジニア牧野亮氏ルネサスエレクトロニクス株式会社エンジニアリンググループＥＤＡ技術開発統括部デジタルバックエンド設計技術部サインオフ設計技術課　課長淺野浩三氏日本シノプシス合同会社 IPグループシニアマネージャ・アプリケーション・エンジニア長谷川浩之日本シノプシス合同会社カスタマーサクセスグループシニア・ディレクター金岡敏弘関連するツール / ソリューション Silicon IP, EDAツール全般パネル/トークセッション	TCAD-2 CMOSイメージセンサ（CIS）シミュレーション：現在のソリューションと将来の動向 Synopsys, Inc. 申し込む詳細 13:30-14:05 TCAD-2 CMOSイメージセンサ（CIS）シミュレーション：現在のソリューションと将来の動向アクティブピクセルセンサーとシングルフォトンアバランシェダイオード（SPAD）の最適化のためのシノプシスTCADソリューションの概要。S-Lithoの厳密なリソグラフィシミュレーション、Sentaurus TCADのプロセスおよびデバイスシミュレーションから、Raphael FXによる寄生抽出、アナログ周辺の回路シミュレーションへのリンクまで、シームレスなプロセス-光学-デバイスシミュレーションワークフローでサポートされています。フォトダイオード構造のプロセスシミュレーション用の最近のTCADモデルの拡張機能により、特にサブミクロンピクセルのQoRが向上します。GPUソルバーは、複雑なシングルピクセルおよびマルチピクセルTCAD構造のプロセスおよびデバイスシミュレーションを加速します。SPADのモンテカルロベースのシミュレーションにより、光子収集統計の分析が可能になります。主要なCIS性能指数の抽出についても説明します。セッションの最後に、次世代CMOSイメージセンサーの設計と最適化へのSentaurus TCADの適用における将来の方向性について展望します。 Synopsys, Inc. カスタマーサクセスグループシニア・ディレクター Ricardo Borges 関連するツール / ソリューション Sentaurus TCAD シノプシス技術セッション
14:15 \| 14:50	DD-4 AIが拓く次世代チップ設計：AI Fusion Flow Systemが導く、最適PPAと飛躍的生産性向上ヌヴォトンテクノロジージャパン株式会社申し込む詳細 14:15-14:50 DD-4 AIが拓く次世代チップ設計：AI Fusion Flow Systemが導く、最適PPAと飛躍的生産性向上現代の半導体チップ設計は、AI・5G・IoT・車載など多様なアプリケーションの進化に伴い、高性能化・低消費電力化・機能高度化が求められます。その結果、設計の複雑性は飛躍的に増大し、従来の人手による試行錯誤では、PPA (Power, Performance, Area) 最適化に限界が生じつつあります。しかし、これを革新的ブレイクスルーを生み出す好機と捉え、弊社ではPPA最適化の自律探索可能なシノプシス社のDSO.aiに着目し評価しました。その中で、新時代の合理化を実現するFusion Compiler AI Fusion Flow Systemを採用することで、マシン・リソースを効率化しつつ、探索パラメータの自動選定を実現。熟練エンジニアの経験則に依存せずPPA最適化を実現し、飛躍的な生産性向上を達成しました。本講演では、半導体設計の新たな可能性を切り拓いた事例をご紹介します。ヌヴォトンテクノロジージャパン株式会社技術開発センター基盤技術開発部デジタルEDA課主幹 / Manager 竹林誠実氏関連するツール / ソリューション DSO.ai, Fusion Compiler AI ユーザー事例	TEST-1 TestMAX ManagerによるMemory BIST Flow構築およびMemory Library開発事例東芝デバイス&ストレージ株式会社申し込む詳細 14:15-14:50 TEST-1 TestMAX ManagerによるMemory BIST Flow構築およびMemory Library開発事例東芝は、車載、通信、ストレージ、コンシューマー向けの多様なIC製品の開発を通じて、CPS社会の課題解決に貢献していますこのたびシノプシス社のMemoryBIST tool SMSの導入を進めることにいたしました。TestMAX Manager導入により格段にSMS実装検証の効率化が図られました。当社内製Memoryにも適用しうるようMemory Libraryの開発も進めています。本セッションではこれらの取り組み、課題および今後の展望についてご紹介します。東芝デバイス&ストレージ株式会社半導体事業部ＩＣ開発センター設計技術開発部設計技術第四担当シニアエキスパート藤田真哉氏関連するツール / ソリューション TestMAX SMS, TestMAX Manager ユーザー事例	CD-4 アナログ設計環境に変化を起こす新たな選択肢 “長年の当たり前”に挑む、Custom Compiler の提案と可能性日本シノプシス合同会社申し込む詳細 14:15-14:50 CD-4 アナログ設計環境に変化を起こす新たな選択肢 “長年の当たり前”に挑む、Custom Compiler の提案と可能性市場ニーズの多様化や若手設計者の減少により、アナログ設計の現場では慢性的な開発リソース不足が続いています。限られたリソースの中で高品質な製品開発を継続するためには、既存の設計資産やノウハウを有効に活用できる、効率的な設計環境の構築が求められています。本セッションの前半では、シノプシスのアナログ設計統合環境であるCustom Compiler を用いた GUI ベースのアナログ設計フローをご紹介します。設計品質を保ちながら、設計効率を大きく向上させるためのツール活用のヒントをお伝えします。後半では、Custom CompilerのAI-Drivenアナログ設計機能であるASO.ai を活用した、回路とレイアウトのプロセス移行設計フローをご紹介します。既存設計の再利用を通じて迅速な移行を実現し、設計資産の価値を最大化するための新たな選択肢をご提案します。日本シノプシス合同会社カスタマーサクセスグループシニア・アプリケーション・エンジニア山﨑大輔日本シノプシス合同会社カスタマーサクセスグループスタッフ・アプリケーション・エンジニア鈴木兼一関連するツール / ソリューション Custom Compiler, ASO.ai AI シノプシス技術セッション	V-4 Execution Manager導入とセントラル・リグレッション活用による効率化ルネサスエレクトロニクス株式会社申し込む詳細 14:15-14:50 V-4 Execution Manager導入とセントラル・リグレッション活用による効率化弊社では、検証ステータスの把握に検証プランとコード・カバレッジを使用し、RTL修正後のリグレッションテストは各モジュール担当者が個別に実施していました。このため、製品全体の検証ステータスをまとめる際に人手の作業が必要であり、結果をまとめる工数や検証状況のタイムリーな可視化に課題がありました。そこで、Execution Managerを導入しセントラル・リグレッションを活用することで、リグレッション工数の削減と検証ステータスのタイムリーな可視化を実現、同リグレッション環境にVerdi RCAを組み込むことで、リグレッションで発生したフェイルのデバッグ効率を大幅に改善しました。本セッションでは、これらの取り組みの具体的な事例をご紹介します。ルネサスエレクトロニクス株式会社ハイパフォーマンスコンピューティングプロダクトグループ日本ＭＣＵ開発統括部ＲＴＬデザイン部 Senior Staff Digital Engineer 村山暁氏関連するツール / ソリューション Execution Manager, Verification Planner, Verdi, Formal Coverage Analyzer オートモーティブユーザー事例	IP-2 変化への適応：規制、標準規格、量子コンピューティングの脅威の中でSoCとデータを保護する方法 Synopsys, Inc. 申し込む詳細 14:15-14:50 IP-2 日本語同時通訳変化への適応：規制、標準規格、量子コンピューティングの脅威の中でSoCとデータを保護する方法デジタル環境が進化するにつれ、SoCとデータのセキュリティは、新たな規制、進化する標準規格、技術の進歩、そして量子コンピューティングの脅威の出現によって、ますます大きく左右されるようになっています。本セッションでは、主要なセキュリティ・トレンドを考察し、サイバー・レジリエンス法や自動車サイバー・セキュリティ規格ISO/SAE21434などの影響に焦点を当てます。量子コンピューティングが既存の保護技術にどのような脅威を与えているか、そしてシステムを量子耐性にするための耐量子暗号（PQC）の導入の必要性についてご説明します。「セキュア by デザイン」の理念に基づき、物理的複製不可能関数(PUF)、セキュアOTPストレージ、セキュア・ブート、セキュア・デバッグ、鍵管理、セキュア・インターフェイス・ソリューションをサポートする組込みHWセキュリティ・モジュールといった実用的なソリューションをご紹介します。今日の複雑なセキュリティ環境において、SoCとデータを効果的に保護する方法を学ぶ絶好の機会です。 Synopsys, Inc. Product Management and Markets Group (PMG) Senior Director of Product Management for Security Solutions Dana Neustadter 関連するツール / ソリューションシノプシス技術セッション	TCAD-3 TCAD技術による薄型 IGBTの短絡破壊メカニズム解明と表面構造の最適化富士電機株式会社申し込む詳細 14:15-14:50 TCAD-3 TCAD技術による薄型 IGBTの短絡破壊メカニズム解明と表面構造の最適化スイッチング素子として用いられる絶縁ゲート型バイポーラ・トランジスタ (IGBT) チップにおいては、低損失化のためのチップ薄型化が日々進展していますが、それは同時に短絡事故時の破壊耐量の低下という課題を引き起こします。本研究では、最新の薄型IGBT構造において、短絡発生後にチップ裏面側で発生する熱暴走破壊に至るメカニズムをTCADにて詳細解析しました。得られた破壊メカニズムを考慮し、表面構造の最適化を図ることで、特性を犠牲にせず、短絡耐量を向上できることをシミュレーション、および実験結果にて実証しました。本研究により、飽和電流やチップ体積といった従来の設計パラメータに加え、表面構造の最適化もIGBTの短絡耐量向上に有効であることを明らかにできました。富士電機株式会社半導体事業本部主査三塚要氏関連するツール / ソリューション Sentaurus Device ユーザー事例
15:00 \| 15:35	DD-5 マシンラーニング・マクロプレイスメント (MLMP) 機能を利用した設計効率化のご紹介 TOPPANテクニカル・デザインセンター株式会社申し込む詳細 15:00-15:35 DD-5 マシンラーニング・マクロプレイスメント (MLMP) 機能を利用した設計効率化のご紹介 ASICデザインでは、ASSPのようにシリーズ化して進化・展開させるのではなく、お客様ごとに異なる要求仕様を満たす必要があります。そのため、ご依頼いただいたASICデザインごとに、フロアプランやマクロ配置を個別に対応する必要があります。マクロ配置はチップのPPAに大きな影響を与えますが、エンジニアのスキルや設計にかけられる時間によって品質が左右される上、全体のスケジュールにも依存します。近年はASICの大規模化が進み、マクロ数が多く複雑なデザインの場合には、さらに設計コストが増加する傾向にあります。そこで弊社では、マシンラーニング・マクロプレイスメント機能 (MLMP機能) を活用することで、短TATかつ高品質なフロアプランを実現し、設計効率の向上を図っています。これらの取り組みについてご紹介します。 TOPPANテクニカル・デザインセンター株式会社 LSI設計本部　第1部　デジタルバックエンドT 係長寺田貴文氏関連するツール / ソリューション Fusion Compiler AI ユーザー事例	TEST-2 Fusion Compilerを用いたDFT導入による業務プロセス改善、Physically Aware化によるQoR改善事例ルネサスエレクトロニクス株式会社申し込む詳細 15:00-15:35 TEST-2 Fusion Compilerを用いたDFT導入による業務プロセス改善、Physically Aware化によるQoR改善事例シノプシス社のIPを搭載したルネサスエレクトロニクス社の大規模SoC開発における、DFT設計へのFusion Compiler導入事例とQoR改善効果をご紹介します。 1. Fusion CompilerへのSCAN,LOES,TPI挿入ツール置き換えよる業務プロセス改善　・弊社の従来SCAN設計フローで抱えていたオペレーション課題、設計データ管理のボトルネック解消。　・論理合成～DFT挿入～レイアウトをシノプシス社ツールで一貫設計することによるメリット。 2. DFT論理のPhysically Aware化による物理エリア削減効果の試行事例ルネサスエレクトロニクス株式会社ハイパフォーマンスコンピューティングプロダクトグループ　日本ＳｏＣ開発統括部　ＤＦＴデザイン部第一課主任技師笹本大輔氏関連するツール / ソリューション Fusion Compiler オートモーティブユーザー事例	CD-5 アナログIPの再利用性を飛躍的に向上するプロセス・マイグレーション自動化の取組みヌヴォトンテクノロジージャパン株式会社申し込む詳細 15:00-15:35 CD-5 アナログIPの再利用性を飛躍的に向上するプロセス・マイグレーション自動化の取組み近年の半導体チップ開発では、省電力化、高機能化、コスト最適化の実現に向けプロセスの微細化が進むとともに、製品の安定供給を目的としたマルチFAB対応が求められています。これに伴い、既存の回路IPを異なるFABやプロセスへ迅速に変換・再利用する技術が重要となっています。特にアナログIPでは、アナログ特性を保持したまま配置・配線を最適化する必要があり、PlanarプロセスはFinFETプロセスに比べレイアウト自由度が高いため、変換効率の向上が課題となっていました。当社では、シノプシス社のプロセス・マイグレーションフローを活用したPlanarプロセスのアナログIPの自動変換を実現し、従来手動で行っていた変換作業を効率化することで、再利用性と開発スピードを飛躍的に向上させました。本セッションではその取組み内容と成果をご紹介します。ヌヴォトンテクノロジージャパン株式会社技術開発センター基盤技術開発部アナログEDA課主任技師小西重彰氏関連するツール / ソリューション Custom Compiler AI ユーザー事例	V-5 次世代の開発環境に向けたシノプシス社とMathWorksの取り組み ~Model-Based Designによる開発のShift-Left~ MathWorks Japan 申し込む詳細 15:00-15:35 V-5 次世代の開発環境に向けたシノプシス社とMathWorksの取り組み ~Model-Based Designによる開発のShift-Left~ 複雑化が進む開発対象、No-Code/Low-Codeといった開発の流れや生成AIの登場により、開発環境が大きく変わろうとしています。このような状況に対して、業界を代表する機能検証ソリューションを提供するシノプシス社と各種アルゴリズムの統合開発環境を提供するMathWorksは連携し、アルゴリズム開発者、ハードウェア設計者、設計検証エンジニアのニーズに応える統合検証ワークフローを構築すべく活動してきました。このワークフローでは開発の早期の段階で問題を検出できるようになり、IC検証のサイクルも短縮されます。本セッションでは以下の内容を中心に、この新しいワークフローについてご紹介します。・モデルベースデザイン概要・ワークフロー改善に向けたシノプシス社とMathWorksの取り組み・MATLAB x 生成AI によるデータドリブン開発・シノプシス社VCSとMATLAB、Simulinkの連携・MATLAB、Simulinkからの検証用コンポーネント生成 (DPI-C, UVM) MathWorks Japan アプリケーションエンジニアリング部部長大塚慶太郎氏関連するツール / ソリューション MATLAB, Simulink, VCS, DPI-C, UVM ユーザー事例	IP-3 カスタム HBM ソリューションによる AI チップ設計の加速日本シノプシス合同会社申し込む詳細 15:00-15:35 IP-3 カスタム HBM ソリューションによる AI チップ設計の加速マルチダイ設計の採用が急増しており、企業はデータ集約型チップの複雑な設計要件を克服しようとしています。この設計では、メモリーデバイスが3D構造で積み重ねられ、SoCダイとメモリーダイ間での高速データ通信が求められます。このような用途向けにカスタムHBMソリューションが提案されており、UCIeインターフェイスがHBMを置き換え、CPU/XPUとHBM間で最大40Gb/sのデータレートを実現します。本セッションでは、遅延を20%以上改善する方法や、テスト機能、信頼性向上についてご紹介します。このカスタムHBMソリューションは、AIワークロードのニーズに応じた低リスクなアプローチを（“collaborative approach to meet the needs of”= のニーズに応じた）ご提供します。日本シノプシス合同会社 IPグループシニアスタッフ・アプリケーション・エンジニア瀬尾隆造関連するツール / ソリューションカスタム HBM AI チップレット設計シノプシス技術セッション	TCAD-4 スプリットゲート抵抗分離CSTBT™によるスイッチング損失低減三菱電機株式会社申し込む詳細 15:00-15:35 TCAD-4 スプリットゲート抵抗分離CSTBT™によるスイッチング損失低減 IGBT特有の現象である負性容量現象は電磁ノイズを引き起こし、スイッチング損失の低減を制限します。本研究ではスプリット・ゲート構造において上段電極と下段電極それぞれに異なるゲート抵抗を接続したスプリットゲート抵抗分離構造を提案し、シミュレーションおよび実測によりその効果を検証しました。その結果、負性容量現象を抑制しターンオン損失を58%低減することができました。三菱電機株式会社先進パワーデバイス技術部　素子設計グループ主席研究員小西和也氏関連するツール / ソリューション Sentaurus TCAD ユーザー事例
15:35 \| 16:05	コーヒーブレイクひと息つきながら、展示ブースを探検ブレイクタイムは、パートナー各社やシノプシスによる製品展示、そしてアカデミック・コンテスト参加大学によるポスターセッションをお楽しみください
16:05 \| 16:40	DD-6 3DICにおけるテスト・ソリューションの適用事例とテスト高速化の取り組み株式会社ソシオネクスト本セッションは<TEST-3>で実施いたします。こちらの会場ではライブ中継をご覧いただけます。申し込む詳細 16:05-16:40 DD-6 ＜TEST-3の中継会場＞ TEST-3講演はこちらの会場でもご参加いただけます。サテライト会場 3DICにおけるテスト・ソリューションの適用事例とテスト高速化の取り組み 3D実装技術によるダイの積層によって製品の小型化や高性能化を実現できますが、様々な設計課題があります。3DICのDFT設計としては、プローブできない積層ダイやダイ間の試験が必要になり、標準規格 (IEEE Std 1838) が制定されています。本発表では標準規格対応のシノプシス社3Dテスト・ソリューションの適用事例をご紹介します。加えて、3DICの高集積化に伴う試験時間増大の対策についてご紹介します。シノプシス社IPのHSATは、PCIeからの高速な入出力によるスキャン試験等を可能にしますが、試験中にPCIeを動作させるためにシステム技術も必要です。ソシオネクストは、Solution SoCを標榜し上流設計からBEOLまで対応でき、システム設計・ATE部門との連携で課題解決に取り組みました。株式会社ソシオネクストグローバル開発本部　テスト開発部金子博志氏関連するツール / ソリューション TestMAX, Yield Accelerator, SLM High-Speed Access & Test (HSAT) IP チップレット設計ユーザー事例	TEST-3 3DICにおけるテスト・ソリューションの適用事例とテスト高速化の取り組み株式会社ソシオネクスト申し込む詳細 16:05-16:40 TEST-3 3DICにおけるテスト・ソリューションの適用事例とテスト高速化の取り組み 3D実装技術によるダイの積層が製品の小型化や高性能化を実現する一方で、様々な設計課題も生じています。DFT課題としてはプローブできない積層ダイやダイ間の試験があり、これに対応するIEEE Std 1838が制定されています。本セッションではこの規格に対応したシノプシス社3Dテスト・ソリューションの適用事例とともに、3DICの高集積化に伴う試験時間増大の対策についてご紹介します。シノプシス社のHSAT IPは、PCIeからの高速な入出力によるスキャン試験等を可能にしますが、試験中にPCIeを動作させるためのシステム技術も要求されます。ソシオネクストは「Solution SoC」の独自ビジネス・モデルを掲げ、上流設計から検査まで工程全体に対応し、システム設計と試験部門との連携でこの課題解決に取り組みました。株式会社ソシオネクストグローバル開発本部　テスト開発部金子博志氏関連するツール / ソリューション TestMAX, Yield Accelerator, SLM High-Speed Access & Test (HSAT) IP チップレット設計ユーザー事例	CD-6 ASO.aiを活用した設計生産性の向上株式会社デンソー申し込む詳細 16:05-16:40 CD-6 ASO.aiを活用した設計生産性の向上本セッションでは、デンソーのアナログ回路設計におけるプロセス・ポーティングの効率化への取り組みをご紹介します。プロセス・ポーティングでは、移行先プロセスの素子特性に合わせた回路最適化が必要で、回路定数を調整しながらのトライ&エラーを繰り返すため、設計に時間がかかります。また、社内Fabと社外Fab間でのポーティングとなると、PDKの開発思想の違いにより回路図の自動変換が難しく、手作業が発生して工数が増えるという課題もあります。これらの課題に対し、シノプシス社のAI設計支援ツール「ASO.ai」を活用することで、回路最適化や回路図変換の自動化を進め、設計生産性の向上を実現しました。株式会社デンソーセミコンダクタ統括部設計環境開発室 EDA開発課担当係長澤野貴一氏関連するツール / ソリューション ASO.ai AI オートモーティブユーザー事例	V-6 内製マイコン開発 (RISC-V) におけるソリューション適用事例の紹介ソニーセミコンダクタソリューションズ株式会社本セッションは<IP-4>で実施いたします。こちらの会場ではライブ中継をご覧いただけます。申し込む詳細 16:05-16:40 V-6 ＜IP-4の中継会場＞ IP-4講演はこちらの会場でもご参加いただけます。サテライト会場内製マイコン開発 (RISC-V) におけるソリューション適用事例の紹介特定用途向けの内製マイコン開発 (RISC-V) にシノプシス社のASIP Designerを採用しており、開発・製品導入の中で様々な課題に直面してきました。その課題の中で、シノプシス社の持つ複数製品の連携によって解決することができた事例をご紹介し、このような製品連携が広がるきっかけ=我々ユーザーからの発信に繋がることを期待しています。ソニーセミコンダクタソリューションズ株式会社モバイルシステム事業部MIS技術5部プロセッサシステム1課統括課長佐藤陽輝氏関連するツール / ソリューション ASIP Designer, Verdi HW/SW Debug, ImperasDV ユーザー事例	IP-4 内製マイコン開発 (RISC-V) におけるソリューション適用事例の紹介ソニーセミコンダクタソリューションズ株式会社申し込む詳細 16:05-16:40 IP-4 内製マイコン開発 (RISC-V) におけるソリューション適用事例の紹介特定用途向けの内製マイコン開発 (RISC-V) にシノプシス社のASIP Designerを採用しており、開発・製品導入の中で様々な課題に直面してきました。その課題の中で、シノプシス社の持つ複数製品の連携によって解決することができた事例をご紹介し、このような製品連携が広がるきっかけ=我々ユーザーからの発信に繋がることを期待しています。ソニーセミコンダクタソリューションズ株式会社モバイルシステム事業部MIS技術5部プロセッサシステム1課統括課長佐藤陽輝氏関連するツール / ソリューション ASIP Designer, Verdi HW/SW Debug, ImperasDV ユーザー事例	TCAD-5 シャローアクティブトレンチCSTBT™によるスイッチング損失低減三菱電機株式会社申し込む詳細 16:05-16:40 TCAD-5 シャローアクティブトレンチCSTBT™によるスイッチング損失低減我々の開発するCSTBT™では、CS層の濃度を高めることでキャリア蓄積効果を向上させることができるため、導通損失を低減できますが、帰還容量の増加によりスイッチング損失が悪化する懸念があります。また、帰還容量を低減するためにトレンチを浅くすると、電界集中により耐圧が低下します。今回、高濃度のCS層と低帰還容量を両立させるために、浅いアクティブ・トレンチと深いダミー・トレンチを有し、その間隔を最適化したシャロー・アクティブ・トレンチ構造を考案しました。デバイス・シミュレーションにより構造を最適化し、実デバイスでの検証では、耐圧を維持しながらIGBTのスイッチング損失を21%低減し、RBSOAやSCSOAにおいてラッチアップ破壊を起こさないことを確認しています。三菱電機株式会社パワーデバイス製作所　開発部　開発第二G 技師大塚翔瑠氏関連するツール / ソリューション Sentaurus Device, Sentaurus Visual ユーザー事例
16:50 \| 17:25	DD-7 ３DIC設計の現場から株式会社ソシオネクスト申し込む詳細 16:50-17:25 DD-7 ３DIC設計の現場から近年、半導体の微細化は物理的・経済的限界に近づきつつあり、新たな技術的ブレイクスルーとして3DICが注目を集めています。3DICは、複数のチップを垂直方向に積層することで、高密度化、低消費電力化、高速動作を同時に実現可能とする革新的アプローチです。すでにスマートフォン、AIプロセッサ、データセンター、自動運転などの先端分野において実用化が進み、従来の2D設計では達成困難だった性能向上を可能とします。一方で、放熱対策や製造コストといった3DIC固有の課題も顕在化しておりますが、チップレット設計や先進パッケージ技術などを通じた課題解決の取り組みは活発化しています。本発表では、シノプシス社と共同で行った3DICチップレット開発の実事例をもとに、Socionextの3DIC設計で直面した課題、そしてそれに対するアプローチについて紹介します。株式会社ソシオネクストグローバルリーディンググループ　メソドロジ&インフラストラクチャーユニット　メソドロジチームシニアプリンシパルエンジニア田中功氏株式会社ソシオネクスト開発グループ　基盤開発部シニアエンジニア野沢俊晴氏関連するツール / ソリューション 3DIC Compiler チップレット設計ユーザー事例	S-1 エッジAIアクセラレータ・アーキテクチャ設計における Platform Architectの活用国立研究開発法人産業技術総合研究所申し込む詳細 16:50-17:25 S-1 エッジAIアクセラレータ・アーキテクチャ設計における Platform Architectの活用半導体の微細化のペースは鈍化しており、アーキテクチャによる性能向上の時代を迎えている。過去10年にわたっては、スマートフォンがテクノロジ・ドライバーであったが、ここ数年から10年間は、AIがテクノロジ・ドライバーであり、AI応用に適したアクセラレータのアーキテクチャ探索はホットな話題となっています。これらを背景として、(技組)最先端半導体技術センター (LSTC: Leading-edge Semiconductor Technology Center) は、国立研究開発法人・新エネルギー・産業技術総合開発機構 (NEDO: New Energy Industrial Technology Development Organization) から「ポスト5Ｇ情報通信システム基盤強化研究開発事業 / 先端半導体製造技術の開発 / 2nm世代半導体技術によるエッジAIアクセラレータの開発」を受託し、HW-SW協調設計によるCPUとAIアクセラレータの統合、電力効率の高いAIアクセラレータのアーキテクチャの新規開発といった、特徴ある技術開発を推進しています。大規模言語モデル (LLM) がAIの応用で重要な対象となってきましたが、LLMでは、演算性能とともにデータ転送が電力効率の面で支配的です。開発中のAIアクセラレータではデータ転送を効率的に行うためLLMのワークロードに適したデータ駆動型の演算機構を盛り込んでいます。こうした機構では、演算とデータ転送のバランスを見て演算器とチップ内データ転送ネットワークのパラメータ割り当てが妥当かどうかを見ることが重要な設計要素となります。本セッションでは、Platform Architectで検証を行った結果をご紹介します。国立研究開発法人産業技術総合研究所産総研・東大　AIチップデザインOIL 招聘研究員岩渕真人氏関連するツール / ソリューション Platform Architect AI ユーザー事例	CD-7 トークセッションアナログ設計の信頼性をどう考える？～アナログ設計内における故障を考慮した設計・解析の現状とこれからの将来像～ソニーセミコンダクタソリューションズ株式会社群馬大学日本シノプシス合同会社申し込む詳細 16:50-18:10 CD-7 トークセッションアナログ設計の信頼性をどう考える？～アナログ設計内における故障を考慮した設計・解析の現状とこれからの将来像～近年の急速な技術の進歩に伴い、半導体集積回路は自動車や列車の安全機構や医療機器といった人の命を守るためにも多く活用されるようになりました。このようなシステムの多くは、イメージセンサーに代表される周囲の状況を取り込むアナログ回路と取り込まれた情報を瞬時・適格に判断するデジタル回路で構成されています。半導体製品でのチップ出荷時動作テストは従来より各社で行われてきましたが、アプリケーションによってはISO 26262に代表されるようなより高度・詳細な品質テストが求められます。デジタル設計の分野では、すでにATPG、Boundary Scanといったテスト技術が確立している一方、アナログ設計では、その信号の繊細さや帰還回路の複雑さなどから、適格なテスト信号の生成や正確な故障の判断、カバレッジの定量化など多くの課題があります。同時に製造時のコストを考え、信頼性を保ちつつ、どこまでどのようにテストをすべきかの考慮も企業としては重要となります。このような背景から本セッションでは、アナログ回路の故障解析の方向性や、アナログ・デジタル混載のシステムにおける包括的な故障検証の可能性をさぐります。本セッションは2部構成となります。 ―――――――――――――――― ＜第一部＞イントロダクション・アナログ・テスト・ソリューション PrimeSim Custom Faultの機能紹介（日本シノプシス合同会社）・ソニーにおけるPrimeSim Custom Faultを用いたアナログ故障診断への挑戦 ~2024 年SNUG Japan発表内容からのダイジェスト版~ （ソニーセミコンダクタソリューションズ株式会社）＜第二部＞トークセッション第一部から見えてくる現状と課題を踏まえ、アナログ及びアナログ・デジタル混載回路設計及びテストの研究に精通される群馬大学名誉教授である小林先生をお迎えし、最新の業界動向についてご紹介頂きます。その後、ご来場の皆様を交えアナログ設計での信頼性検証の進むべき将来について議論します。ソニーセミコンダクタソリューションズ株式会社モバイルシステム事業部　MIS技術2部8課河村渡氏群馬大学名誉教授小林春夫氏日本シノプシス合同会社シリコンテクノロジグループ R&Dエンジニアリングシニア・アーキテクト三堂哲寿日本シノプシス合同会社カスタマーサクセスグループシニアスタッフ・アプリケーション・エンジニア藤野聡日本シノプシス合同会社カスタマーサクセスグループエグゼクティブ・ディレクター岡野郁美関連するツール / ソリューション PrimeSim Custom Fault パネル/トークセッション	V-7 RTL・テストベンチ開発の効率を飛躍的に向上！Euclideでユーザー・ポテンシャルを最大限に発揮日本シノプシス合同会社申し込む詳細 16:50-17:25 V-7 RTL・テストベンチ開発の効率を飛躍的に向上！Euclideでユーザー・ポテンシャルを最大限に発揮 Euclideは、RTL設計・検証エンジニアに特化した最先端の統合開発環境 (IDE) です。コード入力時のルールチェックによるバグの早期発見や、自動補完による入力ミス・作業負担の軽減など、生産性を飛躍的に向上させる機能が充実しています。デザインやUVMの階層構造を直感的に可視化できるほか、マクロやファンクション定義も簡単に参照することができます。最新のアップデートではMicrosoft Visual Studio Codeのサポートが追加され、バージョン管理やタスク管理ツール、さまざまな拡張機能との連携が強化されました。今後Generative AIとの連携により、さらなる変革が期待されるEuclideについてご紹介します。日本シノプシス合同会社カスタマーサクセスグループアプリケーション・エンジニア滝田涼介関連するツール / ソリューション Euclide シノプシス技術セッション	IP-5 革新的なAI世界に求められる次世代インターフェイス日本シノプシス合同会社申し込む詳細 16:50-17:25 IP-5 革新的なAI世界に求められる次世代インターフェイス生成AIのデータ処理の限界が明らかになる中、半導体業界は新たな要求に応じて視点を変えています。データセンターは異種リソースの統合から同種リソースの分離へと進化し、システムレベルではスピードと電力効率を向上させるインターフェイスの最適化が求められています。今回の発表では、新しい業界プロトコルやインターフェイスがどのようにこれらの要求に応えるか、またチップレットに関する業界の要求についてご説明します。次世代の高性能・低消費電力・低遅延のSoCや2.5D、3D技術に対する要求、システムレベルのパッケージや熱管理、AIクラスターリンクやネットワークの最適化に関する課題も取り上げます。また、市場投入を迅速化するためのシリコン実証済みIP技術やEDA技術の利点、次世代のSoCデザインの加速についても議論します。日本シノプシス合同会社 IP グループシニアスタッフ・アプリケーション・エンジニア奥山健関連するツール / ソリューション UALink, Ultra Ethernet/Ethernet, PCIe7/CXL, UCIe AI シノプシス技術セッション	TCAD-6 画像解析機能を備えたパワーデバイス自動設計AI 株式会社東芝申し込む詳細 16:50-17:25 TCAD-6 画像解析機能を備えたパワーデバイス自動設計AI 本講演では、パワー半導体設計におけるAI活用の最前線として、以下の2つの取り組みをご紹介します。(1)TCADシミュレーションを自動操縦して設計最適化を行う設計AIと、(2)電界分布画像などの視覚情報を分析して設計意図の解釈を補う画像解析AIです。さらに、これらの技術を用いた事例として、SiパワーMOSFETの新デバイス構造設計を取り上げ、人とAIが協働する設計プロセスの在り方について論じます。株式会社東芝総合研究所先端デバイスR&Dセンター電子デバイス研究部雁木比呂氏関連するツール / ソリューション Sentaurus TCAD ユーザー事例
17:35 \| 18:10	DD-8 「チップレット・エコシステム」を用いたマルチダイ設計のご紹介アルチップ・テクノロジーズ株式会社申し込む詳細 17:35-18:10 DD-8 「チップレット・エコシステム」を用いたマルチダイ設計のご紹介シノプシス社とアルチップが協調して提供する「チップレット・エコシステム」のご紹介です。事前にコンフィグされたアプリケーション特有のシノプシス社IPのサブシステムはチップレットに必要不可欠な構成要素です。PCIe 7.0, NVLink, Ultra Ethernet, 448G Ethernet, 64G UCIe, UALinkなど、最先端の高速I/F IOをいかにインテグレートするかが重要で、これによって昨今のシステムに求められる「スケールアップ」、および「スケールアウト」を容易に実現することができ、フローを簡易化し、設計リスクや工数の削減、Time to Marketの短縮に貢献します。本セッションでは、「チップレット・エコシステム」を用いたマルチダイ設計に対するアーキテクチャ検討、デザインインプリメンテーションと製造、およびデバイスの健全性の実現についてご紹介します。アルチップ・テクノロジーズ株式会社 Design Engineering Department of Japan Manager 佐々栄治郎氏関連するツール / ソリューション PCIe 7.0, NVLink, Ultra Ethernet, 448G Ethernet, 64G UCIe, UALinkなどチップレット設計ユーザー事例	S-2 最新SoCの重要なテクノロジNetwork On Chipのパフォーマンス・モデル日本シノプシス合同会社申し込む詳細 17:35-18:10 S-2 最新SoCの重要なテクノロジNetwork On Chipのパフォーマンス・モデル近年のSoCではコア数が飛躍的に増大してきており、従来のCross Barタイプのインターコネクトではコストや電力の観点で限界にきています。そこでネットワークタイプのインターコネクトが使われるケースが増えています。ネットワークタイプのインターコネクトでは、そのトポロジーや接続方法も飛躍的に増えるため、要求されるパフォーマンスを満たすためのコンフィグレーションなどを決定することがより困難となります。このセッションではこのようなSoCをパフォーマンスの観点で最適化するためのパフォーマンス・モデルについてご紹介します。日本シノプシス合同会社プロダクトマネージメント&マーケットグループシニアスタッフ・アプリケーション・エンジニア安田健太郎関連するツール / ソリューション Platform Architect シノプシス技術セッション		V-8 その検証は完璧？検証手法をアップデート、ポイントは「Formal検証」の活用 CMエンジニアリング株式会社申し込む詳細 17:35-18:10 V-8 その検証は完璧？検証手法をアップデート、ポイントは「Formal検証」の活用検証にてバグの早期発見、撲滅は永遠の課題です。設計の複雑化が進む中で、従来のDynamic検証からFormal検証導入したハイブリッド検証は各社で実施されていますが、Formalの検証範囲に限界を感じているユーザーが多いのが実情です。本セッションでは、Formal検証が使用できる範囲の固定概念をアップデートし、どうFormal検証を活用するか、事例を交えご説明していきます。SoC開発の成功は、もはやFormal検証無しには語れません。貴社の開発フローにFormal検証を組み込み、生産性の高い、高品質な検証手法を確立させましょう。 CMエンジニアリング株式会社デザインサービス事業部事業部長二見誠一氏関連するツール / ソリューション VC-Formal ユーザー事例	IP-6 PCIe Gen6 IPのシノプシス社とのSoC協調開発フローキオクシア株式会社申し込む詳細 17:35-18:10 IP-6 PCIe Gen6 IPのシノプシス社とのSoC協調開発フローシノプシス社のPCIe Gen6 コントローラとPHYを採用したSoC開発に際し、IPのコンフィギュレーション、サブシステム組上げ・検証、SoC組上げ・検証、チップ実装、実チップのトラブル・シューティングなど、シノプシス社のデザインサービスも含めたSoC開発全体を通じた協業を行いました。その経験談を紹介します。キオクシア株式会社メモリ事業部メモリ開発戦略部メモリ開発戦略第一担当主幹前田誠司氏関連するツール / ソリューション PCIe Gen6 IP ユーザー事例	TCAD-7 Rapidusにおける先端ロジック半導体への取り組みとTCAD活用 Rapidus株式会社申し込む詳細 17:35-18:10 TCAD-7 Rapidusにおける先端ロジック半導体への取り組みとTCAD活用 AI技術の発展に伴い、それを支えるコンピューティング技術が増々重要となっています。コンピューティング技術の基盤となる先端ロジック半導体の国内での製造に向けて、Rapidusは立ち上げを進めています。高度で複雑な先端ロジック半導体の設計・ウェハプロセス・パッケージングには、モデリングやシミュレーションによる支援も重要です。本セッションではRapidusの先端ロジック半導体への取り組みを説明し、TCADの活用ポイントをご紹介します。 Rapidus株式会社エンジニアリングセンターフェロー小林正治氏関連するツール / ソリューション Sentaurus TCAD ユーザー事例
18:25 \| 19:55	SNUG Meet & Chat!　ネットワーキング・パーティ申し込むセッション終了後はMeet & Chat!で楽しいひと時を。ユーザー様同士の活発なコミュニケーションの場としてご活用ください。パートナー企業による製品展示や大好評の抽選会もお楽しみに！ 18:25-19:55 P-1 SNUG Meet&Chat!

※プログラムは変更される場合がございます。ご了承ください。

個人情報入力画面へ進む